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  使用不同的时序驱动整流器使电脑稳压器“

作者:上海稳压器厂 发布时间:2016-09-23
  简介80 +和计算机产业拯救气候行动计划(Climate Savers Computing)设置计算机的稳压器强大的效率标准。这些标准;白金;提供计算机稳压器的水平在20%…简介80 +和计算机产业拯救气候行动计划(Climate Savers Computing)设置计算机的稳压器强大的效率标准。这些标准;铂;计算机稳压器的水平规定,在20%额定负载状态必须有90%的效率,50%的额定负载效率必须达到94%,而在100%负载效率必须达到91%。为了满足这些标准,一些稳压器设计人员选择使用相移或全桥的直流/直流转换器与同步整流。这种拓扑结构是一个很好的选择,因为它可以实现零电压开关(ZVS)在主FET。驱动同步整流器的一个常用的方法是利用现有的信号来驱动主FET。唯一的问题就是主FET延迟来实现零电压开关。这可能导致快速电流同时关闭两个同步整流器,它允许过多的体二极管的传导,并最终降低系统效率。本文的目的是建议使用不同的时间来驱动这些同步整流器,从而减少体二极管的传导,并最终提高整体系统的效率。市场上有大量的脉冲宽度调制器(PWM),设计目标是控制相移或全桥变换器,而不是驱动同步整流(QE和QF)。工程师们发现,他们可以控制的FET控制器的PWM和OUTB同步了,这样他们就可以在这个应用程序中使用。显示一个转换器的功能。同步整流移相全桥变换器的改进或问题延迟(QA或QB或QC或QD)FET H桥PWM控制器的传导,有助于在这些转换器实现ZVS。QA QB和场效应晶体管的开启和关闭间和(tDelay)将允许同时QE QF和FET是同时断开延时,允许主二极管进行导电行为。下面的公式可用于连续流动期间的QF和QE主要二极管传导损耗的估计:噘起的输出功率,在VOUT的输出电压,VD主要是二极管的正向电压降,和FS是电感的开关频率。QE和QF主二极管传导损耗(PDiode)太多会使设计达不到标准;铂。更多的细节,请参阅。如图所示,一个驱动器FET和QF QA,QB,OUTB驱动FET和QE。V1的笨蛋cout滤波网络的输入电压,而vqed和vqfd为相应的同步整流器QE和QF电压。时间转换器的时序图显示减少QE和QF主二极管导通,最好在QA和QB延迟期(tDelay)允许这些同步整流器被打开。为此,有必要通过自身的输出驱动QE FET和QF,这是引导;时间和非同步;断开;时间会重叠。示意图显示的相移或全桥变换器有6个单独的驱动信号的功能,(OUTA到OUTF)。通过工业电器网-中国工业电器网]基于QD给QA,边外,和插着,可以生成QF(OUTF)和QE(OUTE)信号。表1显示完成作业所需的时间。理论分析表明该技术消除了主要的二极管导通,将两门驱动时在时延是断开的,和显示的栅极驱动信号一起出现。表1欧特和插着开关采用移相全桥变换器或表1时序转变;;缩减QE和QF体二极管顺序图的测试结果导电为了查看这项技术如何降低体二极管导通的效果,我们去了12 V的移相全桥变换器或改进一个390-v,并通过4信号驱动场效应管。的同步FET(QE和QF)栅极波形所示,这是由OUTB和PWM输出驱动一。在和(tDelay),OUTB和一之间的延迟时间可以观察。QE和QF主二极管导通波形图6显示的同步FET(QE和QF)栅极波形,它们由外插着信号和。这些信号是从TI新ucc28950移相全桥控制器产生或。图6显示,同时主二极管不导电的QE FET和QF传导。虽然仍然可以看到一些主要二极管的传导,但没有那么多。图6显示了QE和QF低体二极管导通波形在DC /直流两驱动方案600-W从20%到满负荷的情况下(OUTA和OUTB与OUTE和OUTF)转换器的效率。在图7中,转换器的两个驱动方案的效率数据显示。我们可以看到,相比于OUTA和OUTB的使用,对路线和插着的使用效率约为0.4%时,负荷为50%至100%。0.4%,效率的提高似乎并不多,但它是不一样的,当设计师试图实现它。图7 QE和QF 600-W DC /直流传动效率结论移相全桥变换器或控制器与同步整流和移相全桥变换器控制,即使我们可以通过一个并非设计用于同步整流(OUTA和OUTB驱动方案)OUTA和OUTB之间,实现ZVS延迟两FET(tDelay)的同步要求关闭的同时。这种延迟会快速电流的FET的体二极管导通期间导致过度。本文表明,更有效的方法是:同步整流叠加的快速延续;上;时间,使体二极管不导电。使用这种方法,虽然身体二极管传导并没有完全消失,但其大大降低,从而提高了整个系统的效率,使;铂;效率标准更可能实现。